两个mos管漏极接在一起

很多人第一次在模拟/混合信号电路里看到“双P沟道MOS管共源共漏、源漏交叉互连”的对称结构时，直觉会很笃定：既然对称，器件又共享同一体区，那体效应应该“天然被抵消”才对。

但真正在低压、低功耗的设计里踩过一次坑，你会发现事情完全相反：越是这种看起来“很干净”的对称连接，越可能在不经意间把体效应放大到足以影响启动、匹配与稳定性的程度。

问题不在“对称”本身，而在于：对称结构并不等于体端被可靠短接，更不等于源-体电位差永远为零。

先把话说明白：体效应到底在变什么？

体效应（Body Effect，也叫衬底偏置效应）说的是：mos 的阈值电压 (V_{th}) 会随着源极与体区（衬底/阱）之间电势差 (V_{SB}) 的变化而变化。

对于 P型体区的 PMOS 来说，当源极电位高于体区电位（即 (V_{SB} > 0)）时，源区与体区之间的 PN 结会反偏，耗尽层展宽，等效耗尽电荷增加，于是形成沟道所需的栅压“更费劲”，表现为阈值电压增大。

一个常用的建模表达式是：

[

V_{th} = V_{th0} + \gamma\left(\sqrt{2\phi_f + V_{SB}} - \sqrt{2\phi_f}\right)

]

你不需要背公式，但要抓住核心：只要 (V_{SB}) 从 0 变成了一个正数，(V_{th}) 就会往上拱；而在低压设计里，这个“往上拱”常常不是细枝末节，而是系统行为的分水岭。

对称连接为什么仍会触发体效应？关键在这四个机制

很多误解来自一句话：源漏交叉、共源共漏、结构对称——听起来像“所有端子都绑在一起了”。但现实是：电气连接对称，不代表体端电位不漂；共享体区，不代表体区电阻为零；版图看起来连着，不代表体接触足够、够近、够低阻。

在双 PMOS 共源共漏对称结构里，体效应常见触发机制主要有：

1）源-体电位差仍然会出现

只要体区没有通过低阻路径与源极良好短接，体电位就可能低于源极电位。此时 (V_{SB} > 0)，PN 结反偏，耗尽层加深，阈值上升——体效应成立。

2）体区浮空：你以为“共享”，其实是“漂”

共享 P-well / P-sub 不等于“稳稳当当接地或接源”。如果体接触（P+ taps）数量不足、体走线过长、路径寄生电阻大，体区电位会随着工艺、温度、甚至周边漏电环境发生漂移。漂移本质上就是 (V_{SB}) 在漂，阈值自然跟着漂。

3）寄生双极效应把体电位“抬起来”

在 P-sub / N-well / P+ 的结构中，会形成寄生 PNP。体区可能因为寄生注入电流而出现电位抬升或扰动，这种扰动最终仍会回到一个结果：源-体电势差不再可忽略，阈值变得不可控。

4）匹配失配：两管不是一起变，而是“分裂”

即使两只管共享体区，只要两边的体连接不完全一致（比如一侧体短接更近、接触孔更多、走线更短），两只管的体效应强弱就可能不同，表现为两边 (V_{th}) 不一致。对电流镜、差分结构来说，这种“阈值分裂”会直接转化为失调与增益下降。

典型触发场景：启动电路里最容易被放大

这类共源共漏交叉互连结构常见于：电流镜启动电路、带隙基准启动模块、LDO 使能控制、对称锁存器/振荡器单元等。

尤其在启动电路中，工作点会经历“从无到有”的过程：电位在拉扯、节点在上升、漏电和寄生电流在找路径。此时如果体端没有明确、低阻的锚点，体区电位就可能处在一种半浮空状态——你会看到如下链条自然发生：

体端浮空/高阻

→ 源极电位可能高于体电位

→ PN 结反偏

→ 耗尽层扩展

→ (V_{th}) 增大

→ 导通能力下降

→ 启动变慢、甚至启动失败或临界抖动

这也是为什么很多人仿真“看着能起”，硅上却表现得很玄：不是模型不对，而是体端的寄生电阻、接触布局、浮动路径在实际里更真实、更残酷。

低压低功耗设计里，体效应为什么更致命？

材料里提到一个关键信号：当 (V_{DD} < 1V) 这类低压场景下，阈值偏移“不可忽略”。

原因很直接：电源电压越低，你留给“阈值 + 过驱动 + 余量”的空间越少。体效应带来的 (V_{th}) 上升，可能造成三类连锁反应：

• 同样的栅压，电流显著变小：驱动不足，偏置点漂移，跨导下降。

• 同样的电流，需要更大的栅源电压：但你没有更大的电压可用，于是电路进入“勉强工作”区。

• 匹配指标被放大成系统问题：原本只是一点点阈值差异，在低压下会更容易变成启动窗口变窄、镜像误差变大、稳定性变差。

所以在低压低功耗里，体效应不是“模拟小误差”，它常常决定“能不能稳定工作”。

对称结构的版图误区：DRC 过了，LVS 也可能没救你

这类问题之所以常见，是因为它很像“工程师默认正确”的那一类错误。材料里点名了一串典型误区，几乎每条都值得当作检查清单：

• 以为“对称连接 = 自动体短接”，结果体接触没显式布局，依赖隐式连接

• 共享体区但P+ 接触孔数量不足，体电阻偏大

• 体走线过长，寄生电阻让体端不再是同一个电位

• 匹配对里只有一侧体短接，另一侧靠“共享”硬蹭

• 版图 DRC 通过，但LVS 未检查体连接连续性（电气上“算连着”，但阻抗上“等于没连”）

• 在 SOI 工艺中，体更容易浮空，体效应会更显著

• 温度变化下体电位漂移加剧，导致阈值波动更难预测

你会发现：这些都不是“理论不知道”，而是“默认太自信”。对称是几何学的安慰，体效应是电学的现实。

怎么抑制体效应？四条策略，越早做越省命

材料给出的抑制策略非常实用，而且都指向同一件事：让体端电位“稳”，并让两只管“同稳”。

1）显式体短接

在每个 PMOS 源极附近添加 P+ 接触到体端，别指望远处那一颗 tap 能救全局。模拟模块里这往往是最划算的投资。

2）共用体环（guard ring / well ring）

围绕匹配对布置 P-well 环并接地（或按结构需要接到合适电位），让体区有一个连续、低阻的回路，提升一致性，减少漂移。

3）降低体电阻

增加接触孔密度、缩短体走线、避免体端“细长脖子”结构。高精度与高频场景下，体电阻带来的动态扰动会更显眼。

4）仿真验证要把 (R_{body}) 算进去

签核前在 SPICE 里启用包含体电阻的模型设置，别只看理想短接下的曲线。你想要的不是“能跑”，而是“可预期”。

如果是先进节点，材料也提到可以从工艺层面考虑采用固定体工艺（例如 FinFET）来降低这类不确定性——但对大多数项目而言，最先能动的仍是：体接触与版图策略。

写在最后：真正的“对称”，是电位与阻抗的对称

双 PMOS 共源共漏交叉互连，本来是为了对称、为了匹配、为了让电路更稳。但它也恰恰因为“看起来很对称”，让人放松了对体端的警惕。

记住一句更靠谱的判断标准：

对称结构能不能真的对称，不看线画得多漂亮，要看体端有没有被低阻、就近、成对地锚住。

你在版图里省掉的那几个体接触孔，最后往往会以阈值漂移、启动不稳、镜像误差的形式，加倍还回来。

如果你也遇到过“仿真正常、流片飘”“对称结构却失配”的经历，欢迎把你用的拓扑场景（启动、镜像、LDO、锁存器等）留言出来，我们可以沿着体效应这条线，把真正的触发路径一起拆清楚。